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Engenharia eletrônicaÁlgebra booleana e circuitos lógicos


EXERCÍCIOS - Exercício 17

  • (FGV 2016)

Um sinal de relógio de 100 MHz cadencia um circuito digital síncrono.

O maior atraso permitido para um circuito combinacional a esse sincronismo é de




A) 1 ns.

B) 5 ns.

C) 10 ns.

D) 50 ns.

E) 100 ns.


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